El chip “más alto” del mundo crece hacia arriba para sortear los límites de la informática: ¿adiós a la ley de Moore?

Un grupo de investigadores ha presentado un enfoque radical para seguir aumentando la potencia de los microprocesadores sin hacer transistores cada vez más pequeños: en lugar de estirar el silicio en plano, lo crecen hacia arriba. Equipos académicos y empresas de todo el mundo están apostando por chips 3D —apilados verticalmente— y recientemente se dio a conocer un prototipo récord que apila 41 capas funcionales, multiplicando la densidad de circuitos sin recurrir a nodos de proceso más estrechos.

Qué presenta la innovación

La investigación —informada por medios que cubrieron el trabajo de un equipo universitario (KAUST) y por análisis tecnológicos— demuestra que apilar muchas capas de lógica y memoria con interconexiones verticales (bumping, hybrid bonding y tecnologías similares) puede aumentar la capacidad de cómputo y acortar las distancias entre bloques funcionales, reduciendo latencia y consumo en ciertas cargas intensivas (por ejemplo, IA/supercomputación). El prototipo de 41 capas es un ejemplo extremo que muestra la viabilidad técnica del enfoque 3D.

Imagen sugerida: foto/ilustración del prototipo “high-rise” del equipo (crédito: KAUST / Techtime / El País).

¿Por qué importa para la ley de Moore?

La “ley de Moore” no es una ley física sino una observación histórica: la densidad de transistores por chip y el coste por transistor crecieron de forma predecible durante décadas. A medida que acercarse a límites físicos y económicos (litografía extrema, coste de fabs) se vuelve más difícil, la industria busca alternativas. La verticalidad ofrece una vía: en lugar de intentar reducir el tamaño de transistores, colocas más capas de funcionalidad una sobre otra y las conectas con técnicas avanzadas de empaquetado e interconexión. Esto no “revoca” la ley de Moore, pero ofrece una vía para mantener la tendencia de aumento de densidad y rendimiento sin depender exclusivamente de la miniaturización.

Ventajas y aplicaciones potenciales

• Densidad y rendimiento: mayor número de componentes en el mismo footprint y menor latencia entre módulos.

• Eficiencia energética: al reducir la distancia de interconexión entre memoria y lógica, puede bajar el consumo en cargas intensivas de datos (IA, HPC).

• Heterogeneidad: permite integrar tecnologías distintas (memoria, sensores, lógica CMOS, transistores GaN) en una sola columna vertical para funciones especializadas. Investigadores de MIT y otros han mostrado procesos para integrar materiales distintos sobre CMOS.

Los retos reales: calor, alimentación y manufactura

La verticalidad presenta obstáculos importantes que hoy son foco de investigación: disipación térmica (mucho calor en “torres” de silicio), suministro eléctrico eficiente a cada capa, fiabilidad de las uniones verticales, yield (rendimiento de fabricación) y coste. Además, pasar de un prototipo de laboratorio a producción a gran escala requiere nuevas infraestructuras de empaquetado (OSATs) y adaptación de foundries y diseños. Empresas y fundiciones (TSMC, Intel, Samsung) ya invierten en 3D/CoWoS/SoIC y en procesos de bonding para escalar estas ideas.

¿Significa esto el final de la ley de Moore?

No exactamente. Más bien estamos ante una evolución del ecosistema: la ley de Moore como métrica de miniaturización puede aflojar su ritmo, pero combinando muchas estrategias —nodos más finos donde sea rentable, empaquetado 3D, chips heterogéneos y software optimizado— la industria pretende seguir entregando incrementos relevantes en rendimiento y eficiencia. En lenguaje simple: no es “adiós” a Moore, sino “más caminos” para mantener el avance del cómputo.

Qué están haciendo la academia y la industria

• Investigación académica: grupos como MIT y KAUST publican procesos y prototipos que muestran viabilidad de apilamientos funcionales y de integración heterogénea.

• Empresas y foundries: TSMC, Intel y Samsung desarrollan procesos de bonding, CoWoS, SoIC y EMIB/embedded bridges; clientes como NVIDIA usan 3D/2.5D para sus aceleradores de IA. El mercado del empaquetado 3D proyecta un fuerte crecimiento en los próximos años.

Imagen sugerida: infografía comparando chips 2D vs 3D y mostrando tecnologías de bonding (fuentes: TSMC/IDTechEx/MIT).

Consecuencias para usuarios, empresas y geopolítica

• Centros de datos y AI: esperan aceleradores más compactos y eficientes; 3D podría acortar distancias físicas entre memoria y cores, reduciendo transferencias energéticas.

• Ecosistema de fabricación: exigirá inversiones en empaquetado avanzado y control de calidad; países y empresas que lideren este salto ganarán ventaja competitiva.

• Costes y adopción: inicialmente los chips 3D serán caros y especializados; con madurez y estandarización podrían democratizarse.

Conclusión

El “chip que crece hacia arriba” es más que un titular espectacular: representa una dirección tecnológica real y cada vez más priorizada para sostener el crecimiento del rendimiento cuando la miniaturización física se torna extremadamente costosa y compleja. La ley de Moore no muere de forma abrupta; se transforma en un tablero con más piezas (3D stacking, empaquetado heterogéneo, nuevos materiales y diseño a nivel de sistema). Lo que está claro es que la informática del futuro será multidimensional —literalmente— y cambiará cómo se diseñan, fabrican y usan los chips.